Mikroni ja poljinnopeus päivittävät ddr5-tilan, 36% enemmän suorituskykyä kuin ddr4

Vuoden alussa Cadence ja Micron pitivät ensimmäisen julkisen demonstraation seuraavan sukupolven DDR5- muistista. Aiemmin tässä kuussa pidetyssä TSMC-tapahtumassa kaksi yritystä toimitti joitain päivityksiä uuden muistitekniikan kehityksestä.

Micron ja Cadence keskustelevat edistyksestään DDR5-muistissa

DDR5 SDRAM: n pääominaisuus on sirujen kapasiteetti, ei vain parempi suorituskyky ja alhaisempi virrankulutus. DDR5: n odotetaan lisäävän I / O-nopeuksia 4 266: sta 6400 MT / s: iin, syöttöjännitteen pudotuksella 1, 1 V ja sallitulla värähtelyalueella 3%. Sen odotetaan myös käyttävän kahta riippumatonta 32/40 bitkanavaa moduulia kohti (ilman / tai ECC: n kanssa). Lisäksi DDR5: llä on parannettu komentoväylän tehokkuus, paremmat päivitysjärjestelmät ja suurempi pankkien joukko lisäsuorituskykyä varten. Cadence jatkaa, että DDR5: n parannettu toiminnallisuus sallii 36% suuremman reaalimaailman kaistanleveyden verrattuna DDR4: ään jopa nopeudella 3200 MT / s, ja kun 4800 MT / s, todellinen kaistanleveys on 87% suurempi. verrattuna DDR4-3200: een. Toinen DDR5: n tärkeimmistä ominaisuuksista on monoliittisten sirujen tiheys yli 16 Gb.

Suosittelemme lukemaan Intel Core 9000 -sarjan viestiä, joka tukee jopa 128 Gt RAM-muistia

Johtavilla DRAM-valmistajilla on jo monoliittisia DDR4-siruja, joiden kapasiteetti on 16 Gb, mutta nämä laitteet eivät fysiikan lakien vuoksi pysty toimittamaan äärimmäisiä kelloja. Siksi Micronin kaltaisilla yrityksillä on paljon työtä yrittääkseen yhdistää suuret DRAM-tiheydet ja suorituskyky DDR5-aikakaudella. Erityisesti Micron käsittelee muuttuvaa retentioaikaa ja muita atomitason esiintymiä, kun DRAM: lle käytetyt tuotantotekniikat saavuttavat 10-12 nm. Yksinkertaisesti sanottuna, vaikka DDR5-standardi mahtuu tiheyteen ja häiden suorituskykyyn, DRAM-valmistajien on vielä tehtävä paljon taikuutta.

Micron odottaa aloittavan 16 Gt: n sirujen tuotannon 'sub-18nm' -valmistusprosessillaan vuoden 2019 loppuun mennessä, vaikka tämä ei kuitenkaan välttämättä tarkoita, että varsinaiset sovellukset, joilla on tämä muisti, olisivat saatavilla ensi vuoden loppuun mennessä. Cadence on jo toteuttanut DDR5 IP: n (Controller + PHY) käyttämällä TSMC: n N7 (7nm DUV) ja N7 + (7nm DUV + EUV) prosessitekniikoita.

DDR5: n tärkeimmät edut huomioon ottaen ei ole yllättävää, että Cadence ennustaa palvelimien olevan ensimmäiset sovellukset, jotka käyttävät uudentyyppistä DRAMia. Cadence uskoo, että N7 + -prosessia käyttävien asiakkaiden SoC-kannattajat tukevat sitä, mikä tarkoittaa olennaisesti sitä, että sirujen pitäisi osua markkinoille vuonna 2020.

Techpowerup-fontti