Tsmc aloittaa 3D-sirujen valmistuksen vuonna 2021

TSMC näyttää edelleen tulevaisuuteen ja vahvistaa, että yritys aloittaa seuraavien 3D-sirujen massatuotannon vuonna 2021. Uusissa siruissa käytetään WoW (Wafer-on-Wafer) -teknologiaa, joka tulee yhtiön InFO- ja CoWoS-tekniikoista.

TSMC aloittaa 3D-sirujen valmistuksen

Mooren lain hidastuminen ja edistyneiden valmistusprosessien monimutkaisuus yhdistettynä nykyään kasvaviin tietotekniikan tarpeisiin ovat asettaneet teknologiayritykset ongelmaan. Tämä on pakottanut etsimään uusia tekniikoita ja vaihtoehtoja vähentääkseen vain nanometriä.

Nyt kun TSMC valmistautuu tuottamaan prosessoreita käyttämällä 7nm + prosessisuunnitelmiaan, Taiwanin tehdas on vahvistanut siirtyvänsä 3D-siruihin vuonna 2021. Tämän muutoksen ansiosta asiakkaasi voivat "pinota" useita CPU: ta tai GPU: ta yhteen samassa paketissa, mikä kaksinkertaistaa transistorien määrän. Tämän saavuttamiseksi TSMC yhdistää kaksi erilaista kiekkoa matriisissa käyttämällä TSV: itä (Silicon Vias).

TSMC yhdistää matriisin kaksi erilaista kiekkoa TSV: n avulla

Pinotetut muotit ovat yleisiä varastointimaailmassa, ja TSMC WoW soveltaa tätä käsitettä piin. TSMC on kehittänyt tekniikan yhteistyössä Kaliforniassa toimivien Cadence Design Systems -standardien kanssa, ja tämä tekniikka on 3D-sirujen tuotantotekniikoiden InFO (integroitu tuuletin) ja CoWoS (Chip-on-Wafer-on- Substraatti). Tehdas ilmoitti WoW: sta viime vuonna, ja nyt prosessi on vahvistettu tuotantoon 2 vuoden sisällä.

On erittäin todennäköistä, että tämä tekniikka käyttää täysimääräisesti 5nm: n prosessia, mikä antaa esimerkiksi esimerkiksi Applen kaltaisille yrityksille mahdollisuuden olla jopa 10 miljardin transistorin siruja, joiden pinta-ala on samanlainen kuin nykyisen A12: n.

Wccftech-fontti